Cyfroteka.pl

klikaj i czytaj online

Cyfro
Czytomierz
00535 012742 11057513 na godz. na dobę w sumie
Anatomia PC. Kompendium - książka
Anatomia PC. Kompendium - książka
Autor: Liczba stron: 424
Wydawca: Helion Język publikacji: polski
ISBN: 83-7361-160-6 Data wydania:
Lektor:
Kategoria: ebooki >> komputery i informatyka >> hardware >> elementy komputera
Porównaj ceny (książka, ebook, audiobook).
'Anatomia PC. Kompendium' to skrócona wersja bestsellera o budowie komputerów PC. Rozproszoną i trudno dostępną wiedzę na temat sprzętu komputerowego masz teraz w zasięgu ręki, w jednym, kompletnym opracowaniu, którego kolejne edycje cieszą się niesłabnącym powodzeniem wśród czytelników. Z liczącego ponad 1000 stron oryginalnego wydania wybrano te informacje, które są najważniejsze w praktyce i których znajomość jest konieczna do zrozumienia zasad działania sprzętu PC, pomijając wiedzę o bardziej 'egzotycznych' funkcjach.

Gdy Twój komputer odmówi posłuszeństwa, gdy instalacja kolejnej karty rozszerzeń czy wymiana procesora skończy się porażką, sięgnij po tę książkę. Dzięki niej z pewnością poradzisz sobie z problemami sprzętowymi. 'Anatomia PC. Kompendium' to książka, którą każdy serwisant powinien mieć w swojej torbie!

Omówiono:

Znajdź podobne książki Ostatnio czytane w tej kategorii

Darmowy fragment publikacji:

IDZ DO IDZ DO PRZYK£ADOWY ROZDZIA£ PRZYK£ADOWY ROZDZIA£ SPIS TREĎCI SPIS TREĎCI KATALOG KSI¥¯EK KATALOG KSI¥¯EK KATALOG ONLINE KATALOG ONLINE ZAMÓW DRUKOWANY KATALOG ZAMÓW DRUKOWANY KATALOG TWÓJ KOSZYK TWÓJ KOSZYK DODAJ DO KOSZYKA DODAJ DO KOSZYKA CENNIK I INFORMACJE CENNIK I INFORMACJE ZAMÓW INFORMACJE ZAMÓW INFORMACJE O NOWOĎCIACH O NOWOĎCIACH ZAMÓW CENNIK ZAMÓW CENNIK CZYTELNIA CZYTELNIA FRAGMENTY KSI¥¯EK ONLINE FRAGMENTY KSI¥¯EK ONLINE Wydawnictwo Helion ul. Chopina 6 44-100 Gliwice tel. (32)230-98-63 e-mail: helion@helion.pl Anatomia PC. Kompendium Autor: Piotr Metzger ISBN: 83-7361-160-6 Format: B5, stron: 424 „Anatomia PC. Kompendium” to skrócona wersja bestsellera o budowie komputerów PC. Rozproszon¹ i trudno dostêpn¹ wiedzê na temat sprzêtu komputerowego masz teraz w zasiêgu rêki, w jednym, kompletnym opracowaniu, którego kolejne edycje ciesz¹ siê nies³abn¹cym powodzeniem wġród czytelników. Z licz¹cego ponad 1000 stron oryginalnego wydania wybrano te informacje, które s¹ najwa¿niejsze w praktyce i których znajomoġæ jest konieczna do zrozumienia zasad dzia³ania sprzêtu PC, pomijaj¹c wiedzê o bardziej „egzotycznych” funkcjach. Gdy Twój komputer odmówi pos³uszeñstwa, gdy instalacja kolejnej karty rozszerzeñ czy wymiana procesora skoñczy siê pora¿k¹, siêgnij po tê ksi¹¿kê. Dziêki niej z pewnoġci¹ poradzisz sobie z problemami sprzêtowymi. „Anatomia PC. Kompendium” to ksi¹¿ka, któr¹ ka¿dy serwisant powinien mieæ w swojej torbie! Omówiono: • Mikroprocesory • Architekturê PC • Uk³ady pamiêci • Otoczenie procesora (chipset) • Magistralê PCI • Magistralê AGP • Dostêp do pamiêci przez DMA • Przerwania sprzêtowe • Obs³ugê twardych dysków • Budowê kart graficznych • £¹cza szeregowe i równoleg³e • Z³¹cze USB • Karty dĥwiêkowe • Zasilanie PC • Funkcje BIOS-u Spis treści Rozdział 1. Mikroprocesor .......................................................................11 Przetwarzanie rozkazów ................................................... .................... 12 RISC i CISC ................................................... ................................ 12 Pipeline ................................................... ........................................ 13 Techniki przyspieszania................................................... ............... 15 Dostęp do pamięci................................................... .............................. 15 Stronicowanie ................................................... .............................. 17 Caching ................................................... .............................................. 17 Topologie ................................................... ..................................... 18 Organizacja pamięci podręcznej................................................... .. 20 Strategie ................................................... ....................................... 21 Obsługa przestrzeni adresowej I/O ................................................... .... 22 Funkcje kontrolne i sterujące ................................................... ............. 23 Częstotliwość taktowania................................................... ................... 24 Zasilanie ................................................... ............................................. 25 Jak rozpoznać typ procesora? ................................................... ............ 27 Czy procesor jest zgodny z układem 80286 lub lepszym? ............. 27 Procesor 8086/88 czy 80186/88................................................... ... 28 Procesor 80286 ................................................... ............................ 29 Procesor 80386 ................................................... ............................ 29 Procesor 486 czy Pentium ................................................... ........... 29 Rozszerzenia ................................................... ...................................... 30 MMX ................................................... ........................................... 30 3DNow! ................................................... ....................................... 34 SSE ................................................... .............................................. 36 SSE2 ................................................... ............................................ 39 Hyper-Threading (HT)................................................... ................. 42 Przykłady procesorów................................................... ........................ 44 Procesor AMD — Athlon ................................................... ............ 44 Procesory firmy Intel ................................................... ................... 53 Rozdział 2. Architektury komputerów PC ................................................59 Model PC/XT ................................................... ..................................... 59 Procesor 8086 ................................................... .............................. 59 Procesor 8088 ................................................... .............................. 62 4 Anatomia PC. Kompendium Dostęp do pamięci i przestrzeni wejścia-wyjścia ........................... 63 Kontroler 8288................................................... ............................. 64 Magistrala ISA 8-bitowa................................................... .............. 68 Model AT ................................................... ........................................... 71 Procesor 80286 ................................................... ............................ 75 Magistrala ISA 16-bitowa................................................... ............ 75 Komputery z procesorami 386, 486 i Pentium ..................................... 78 EISA ................................................... ............................................ 79 MCA ................................................... ............................................ 81 VESA ................................................... ........................................... 83 PCI ................................................... ............................................... 84 Układy pamięciowe PC...........................................................85 Pamięci dynamiczne ................................................... .......................... 86 Tryb konwencjonalny (Page Mode) ............................................... 87 FPM (Fast Page Mode) ................................................... ................ 87 EDO (Extended Data Out)................................................... ........... 88 BEDO (Burst EDO) ................................................... ..................... 89 Porównanie ................................................... .................................. 90 SDRAM ................................................... ....................................... 91 Moduły pamięciowe................................................... ........................... 94 Moduły SIMM-30 (SIP) ................................................... .............. 95 Moduły SIMM PS/2 ................................................... .................... 95 Moduły DIMM ................................................... ............................ 97 Odświeżanie ................................................... ..................................... 101 Wykrywanie błędów i ich korekcja ................................................... . 103 Błędy powtarzalne (HE) ................................................... ............ 104 Błędy sporadyczne (SE) ................................................... ............ 104 Kontrola parzystości ................................................... .................. 104 Kontrola ECC ................................................... ............................ 105 Rozszerzenia do PC-66 ................................................... .................... 105 Parametry modułów................................................... ................... 106 Moduły buforowane................................................... ................... 107 DDR-SDRAM................................................... .................................. 107 DDR-II i DDR-III ................................................... ...................... 112 RDRAM ................................................... ........................................... 113 Porównanie parametrów pamięci................................................... ..... 118 LVTTL................................................... ....................................... 119 SSTL_2 ................................................... ...................................... 120 SSTL_18 ................................................... .................................... 121 RSL ................................................... ............................................ 121 Układy otoczenia procesora (chipset) ..................................123 Zakres funkcji ................................................... .................................. 123 Magistrala FSB ................................................... .......................... 125 Obsługa pamięci operacyjnej i magistrali pamięciowej ............... 127 Układy obsługi podstawki typu Socket 7............................................ 129 Układy współpracujące z magistralą GTL+ i AGTL+........................ 130 Układy do obsługi procesorów AMD ................................................. 138 ALi ................................................... ............................................. 138 AMD ................................................... .......................................... 139 Rozdział 3. Rozdział 4. Spis treści 5 nVidia ................................................... ........................................ 140 SiS................................................... .............................................. 140 VIA ................................................... ............................................ 141 Wewnętrzne magistrale międzyukładowe .......................................... 142 PCI ................................................... ............................................. 143 Hub-Interface/V-Link ................................................... ................ 143 RapidIO................................................... ...................................... 144 HyperTransport (LDT) ................................................... .............. 146 Rozdział 5. Magistrala PCI ....................................................................149 Gniazda magistrali PCI ................................................... .................... 158 Obsługa przerwań ................................................... ............................ 160 Pamięć konfiguracyjna urządzeń PCI ................................................. 161 Identyfikator producenta (Vendor ID).......................................... 161 Identyfikator urządzenia (Device ID) ........................................... 162 Rejestr rozkazów (Command) ................................................... ... 162 Rejestr stanu (Status) ................................................... ................. 164 Numer wersji urządzenia (Revision ID) ....................................... 165 Kod klasy urządzenia (Class Code) .............................................. 165 Rozmiar linii pamięci podręcznej (Cache Line Size) ................... 166 Minimalny czas transmisji (Latency Timer)................................. 166 Typ nagłówka (Header Type) ................................................... .... 166 BIST (Build-in Self-test) ................................................... ........... 170 Adres bazowy (Base Address Registers) ...................................... 170 Wskaźnik CardBus CIS (CardBus CIS Pointer)........................... 171 Dodatkowy identyfikator producenta (Subsystem Vendor ID) i dodatkowy identyfikator urządzenia (Subsystem ID).............. 172 Adres bazowy rozszerzenia ROM (Expansion ROM Base Address) ............................................... 172 Wskaźnik do listy możliwości (Capabilities Pointer) ....................... 173 Linia IRQ (Interrupt Line) ................................................... ......... 173 Linia INT (Interrupt Pin) ................................................... ........... 174 Długość transmisji (Min_Gnt) ................................................... ... 174 Częstość (Max_Lat)................................................... ................... 174 Mechanizmy dostępu do pamięci konfiguracyjnej ............................. 174 Pierwszy mechanizm dostępu do pamięci konfiguracyjnej.......... 175 Drugi mechanizm dostępu do pamięci konfiguracyjnej ............... 175 PCI BIOS ................................................... ................................... 176 Autokonfiguracja urządzeń PCI................................................... ....... 177 Rozwój PCI i inne magistrale ................................................... .......... 177 PCI-32/66 MHz i PCI-64................................................... ........... 177 PCI-X ................................................... ......................................... 178 PCI-Express ................................................... ............................... 180 Kanał DMA ..........................................................................183 Układ scalony 8237A................................................... ....................... 184 Tryby pracy kontrolera DMA ................................................... .......... 186 Programowanie kontrolerów DMA ................................................... . 188 Adresy portów kontrolerów DMA w komputerze IBM PC/XT ......... 188 „Sztuczne” porty komputera PC/XT ............................................ 189 Rozdział 6. 6 Anatomia PC. Kompendium Rozdział 7. Rozdział 8. Adresy portów kontrolerów DMA w komputerze IBM PC/AT ......... 190 „Sztuczne” porty komputera PC/AT ............................................ 191 Budowa rejestrów wewnętrznych ................................................... .... 191 Rejestr żądań (port 009h w PC/XT, 009h i 0D2h w PC/AT) ....... 191 Rejestr stanu (port 008h w PC/XT, 008h i 0D0h w PC/AT) ........ 192 Rejestr rozkazów (port 008h w PC/XT, 008h i 0D0h w PC/AT) . 192 Rejestr maski kanału (port 00Ah w PC/XT, 00Ah i 0D4h w PC/AT) ................................................... ................................ 193 Rejestr maskujący (port 00Fh w PC/XT, 00Fh i 0DEh w PC/AT) .... 193 Rejestr trybu (00Bh w PC/XT, 00Bh i 0D6h w PC/AT): ............. 194 Przebieg transmisji ................................................... ........................... 194 Komputer IBM PC................................................... ..................... 195 Komputer IBM PC/XT ................................................... .............. 196 Komputer IBM PC/AT ................................................... .............. 196 Układ odświeżania pamięci ................................................... ............. 198 System obsługi przerwań sprzętowych .................................199 Układ scalony 8259A (PIC) ................................................... ............. 200 Cykl przyjęcia zgłoszenia ................................................... ................ 202 Kaskadowe łączenie kontrolerów przerwań ....................................... 203 Fazy obsługi przerwań pochodzących od układu Slave ................. 204 Programowanie kontrolera przerwań .................................................. 205 Inicjowanie pracy układu................................................... ........... 206 Polling ................................................... .............................................. 209 Przerwanie niemaskowalne (NMI) ................................................... .. 210 Obsługa przerwań pochodzących z magistral ISA, PCI i AGP .......... 211 Kontroler APIC ................................................... ................................ 214 Strona sprzętowa................................................... ........................ 215 Obsługa APIC przez OS ................................................... ............ 218 Obsługa dysku twardego........................................................223 Budowa kontrolera ................................................... ........................... 223 Systemy kodowania MFM i RLL ................................................... .... 223 Fizyczna organizacja danych i formatowanie ..................................... 225 Formatowanie wysokiego poziomu .............................................. 226 Formatowanie niskiego poziomu.................................................. 227 Wykrywanie i korekcja błędów ................................................... ....... 227 Standard AT-BUS ................................................... ............................ 230 Złącze fizyczne ................................................... .......................... 232 Dostęp CPU do dysku AT-BUS ................................................... 234 Rozszerzenia standardu pierwotnego................................................... .. 235 Wzrost pojemności dysków ................................................... ............. 238 Ograniczenia wnoszone przez BIOS ............................................ 239 Obsługa dużych dysków ................................................... ............ 239 Podnoszenie pasma przepustowego magistrali ................................... 240 Tryby PIO ................................................... .................................. 241 Tryby DMA ................................................... ............................... 241 Tryb Ultra DMA/33 ................................................... ................... 241 Tryb Ultra DMA/66 ................................................... ................... 246 Tryby Ultra ATA/100 i Ultra ATA/133 ....................................... 248 Spis treści 7 Rozdział 9. Blok informacyjny ................................................... ........................... 248 Realizacja rozkazu Identify Device .............................................. 249 Lista rozkazów ................................................... ................................. 249 Funkcje oszczędnościowe ................................................... ................ 250 System PM................................................... ................................. 250 System APM ................................................... .............................. 252 Wykorzystanie powierzchni dyskowej ............................................... 253 Proces ładowania OS ................................................... ................. 253 MBR i PT................................................... ................................... 254 System danych i FSBR ................................................... .............. 255 Karty graficzne ....................................................................259 Przegląd kart graficznych................................................... ................. 259 Standard VESA ................................................... ................................ 263 Funkcje BIOS-u obsługujące karty graficzne ..................................... 264 Pamięć lokalna akceleratorów 2D i 3D.................................................. 265 Frame Buffer................................................... .............................. 266 Bufor Z/W................................................... .................................. 267 Pamięć tekstur................................................... ............................ 268 Rozmiar pamięci i organizacja ................................................... .. 270 Rodzaje pamięci kart graficznych.............................................. ... 273 RAM-DAC................................................... ....................................... 276 Dopasowanie monitora do karty ................................................... ...... 279 Parametry karty................................................... .......................... 279 Jakość monitora ................................................... ......................... 281 Kanał informacyjny VESA DDC ................................................. 283 Złącza cyfrowe ................................................... ................................. 284 TMDS ................................................... ........................................ 284 P D (EVC) ................................................... ............................... 286 DFP ................................................... ............................................ 286 DVI ................................................... ............................................ 287 Rozdział 10. Magistrala AGP ...................................................................289 Architektura komputera z magistralą AGP ......................................... 289 Sygnały magistrali AGP................................................... ................... 292 Szyna adresów i danych................................................... ............. 293 Sygnały PCI ................................................... ............................... 293 Sygnały kontroli przepływu................................................... ....... 296 Sygnały obsługi żądań AGP ................................................... ...... 296 Linie statusowe ................................................... .......................... 297 Sygnały kluczujące ................................................... .................... 297 Sygnały USB ................................................... ............................. 297 System zarządzania zużyciem energii .......................................... 298 Sygnały specjalne ................................................... ...................... 298 Linie zasilające ................................................... .......................... 298 AGP w teorii ................................................... .................................... 298 Kolejkowanie ................................................... ............................. 299 Magistrala SBA ................................................... ......................... 301 GART ................................................... ........................................ 302 DIME ................................................... ......................................... 302 8 Anatomia PC. Kompendium AGP PRO................................................... ......................................... 304 AGP 3.0................................................... ............................................ 307 Pasmo przepustowe ................................................... ................... 307 Poziomy napięć................................................... .......................... 307 Nowe sygnały i przedefiniowania................................................. 307 Sygnały zegarowe ................................................... ...................... 309 Transakcje................................................... .................................. 310 Pobór prądu................................................... ................................ 310 Zgodność w dół................................................... .......................... 311 Rozdział 11. Łącze szeregowe..................................................................313 Asynchroniczna transmisja szeregowa ............................................... 313 Układ scalony 8250................................................... .......................... 315 Interfejs RS-232C ................................................... ............................ 318 Tryb simpleksowy ................................................... ..................... 321 Tryb półdupleksowy ................................................... .................. 321 Tryb dupleksowy ................................................... ....................... 321 Bezpośrednie programowanie rejestrów UART ................................. 323 Przerwania generowane przez łącze szeregowe ........................... 325 Prędkość transmisji ................................................... .................... 327 Sygnały sterujące ................................................... ....................... 328 Rozdział 12. Łącze równoległe .................................................................331 Terminologia programu konfiguracyjnego BIOS-u............................ 333 Tryby podstawowe ................................................... ........................... 334 Tryb standardowy ................................................... ...................... 334 Tryb półbajtowy................................................... ......................... 341 Tryb bajtowy (PS/2) ................................................... .................. 342 Tryb EPP................................................... .................................... 342 Tryb ECP ................................................... ................................... 345 Realizacja portu równoległego w ramach architektury PC................. 350 Ogólne zastosowanie łącza równoległego .......................................... 351 Rozdział 13. Złącze USB .........................................................................355 Specyfikacja ................................................... ..................................... 355 Topologia ................................................... ......................................... 356 Okablowanie ................................................... .................................... 358 Protokół ................................................... ............................................ 360 Pakiety................................................... .............................................. 362 Sterowanie w trybach LS/FS (USB 1.1)............................................... 363 Sterowanie w trybie HS (USB 2.0) ................................................... .. 365 Rozdział 14. Karta dźwiękowa .................................................................369 Synteza FM ................................................... ...................................... 370 Synteza WaveTable................................................... .......................... 375 Digitalizacja i obróbka cyfrowa (DSP) .................................................. 379 Przetworniki ADC i DAC................................................... .......... 380 Standard Midi................................................... ................................... 381 Protokół MIDI ................................................... ........................... 383 MIDI a sprzęt ................................................... ............................. 385 Spis treści 9 Wyprowadzenia zewnętrzne ................................................... ............ 385 Sygnały analogowe i mikser ................................................... ...... 385 Sygnały cyfrowe ................................................... ........................ 386 Wykorzystanie zasobów systemowych............................................... 389 „Sound on Board” według specyfikacji AC’97 .................................. 390 Schemat blokowy systemu AC’97................................................ 391 Rozdział 15. Zasilacz ..............................................................................395 Zasilacz standardu ATX................................................... ................... 397 Specyfikacja ATX/ATX12V................................................... ............ 400 Dobór zasilacza ................................................... ................................ 401 Zasilacze dużej mocy ................................................... ....................... 403 ATXGES (AMD)................................................... ....................... 404 EPS12V (Intel)................................................... ........................... 404 ATXGES (AMD)................................................... ....................... 404 EPS12V (Intel)................................................... ........................... 404 Rozdział 16. BIOS i jego program konfiguracyjny .....................................407 Organizacja systemu bezpieczeństwa ................................................. 408 Możliwości omijania systemu bezpieczeństwa ............................ 409 System ochrony przed wirusami atakującymi boot-sektor ................. 413 System ładowania wartości predefiniowanych ................................... 413 Mechanizm opuszczania programu konfiguracyjnego ....................... 414 Ogólna konstrukcja blokowa ................................................... ........... 414 Programy pseudokonfiguracyjne BIOS-u .............................................. 415 Nowe trendy w programach BIOS................................................... ... 415 Obrazki w BIOS-ie ................................................... .................... 415 Podwójny BIOS ................................................... ......................... 416 POST on Board................................................... .......................... 416 Voice Diagnostic ................................................... ....................... 417 Auto-Overclocking ................................................... .................... 417 Skorowidz............................................................................419 Rozdział 2. Architektury komputerów PC Architektura komputerów PC przeszła długą drogę rozwoju, a patrząc z dzisiejszej per- spektywy, wydaje się, iż nigdy nie będzie miał on końca. Może właśnie dzięki zdolności do adaptacji i wiecznej gotowości do wszelkich zmian przetrwała w swych ogólnych zarysach do dnia dzisiejszego. Wyniki prac badawczo-rozwojowych nad optymalizacją architektury stanowią przy okazji jeden z głównych czynników wpływających na rozwój wielu dziedzin pokrewnych. Model PC/XT Będący pierwowzorem dla modelu XT mikrokomputer IBM PC był konstrukcją ośmio- bitową. Dzisiaj ma on znaczenie wyłącznie historyczne, tak iż w zasadzie nie powinniśmy się nim więcej zajmować. Mimo to wiele rozwiązań przyjętych w modelu XT nie różni się w sposób istotny od stosowanych po dzień dzisiejszy w najnowszych modelach PC/AT. Proces śledzenia etapów rozwojowych w tej dziedzinie rozpoczniemy więc od modelu XT. W komputerach tej rodziny instalowano procesory 8086 ai 8088. Procesor 8086 Charakterystyczna dla tego modelu CPU jest możliwość pracy w dwóch trybach, minimal- nym i maksymalnym. W trybie minimalnym procesor sam wytwarza sygnały sterowania magistralą systemową. Tryb maksymalny wymaga obecności specjalnego dekodera 8288, który — bazując na sygnałach statusowych S0 – S2 procesora — wytwarza niezbędne sygnały sterujące. W zależności od trybu końcówki 24 – 31 układu 8086 wykorzystywane są różnorako. Rozkład wyprowadzeń mikroprocesora 8086 przedstawiono na rysunku 2.1. 60 Anatomia PC. Kompendium Rysunek 2.1. Rozkład wyprowadzeń procesora 8086 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 1 2 3 4 5 6 7 8 9 10 11 AD4 12 AD3 13 AD2 AD1 AD0 14 15 16 NMI 17 INTR 18 CLK 19 GND 20 40 Vcc 39 AD15 38 AD16/S3 37 AD17/S4 36 AD18/S5 35 AD19/S6 34 ~BHE/S7 33 MN/~MX 8086 32 ~RD Tryb “MIN” 31 30 ~RQ/~GT0 HOLD ~RQ/GT1 HLDA 29 ~LOCK ~WR M/~IO DT/~R ~DEN ALE ~INTA 28 ~S2 27 ~S1 26 ~S0 25 QS0 24 QS1 23 ~TEST 22 READY 21 RESET Oto znaczenie poszczególnych wyprowadzeń: AD15 – AD0 16-bitowa magistrala danych procesora oraz jednocześnie 16 mniej znaczących bitów 20-bitowej magistrali adresoweaj. W obsłudze magistrali wykorzystany jest proces zwany multipleksowaniem; końcówki AD15 – AD0 są używane najpierw do wystawienia adresu, po czym zmieniają sawe przeznaczenie i obsługują szynę danych. A19 – A16 S6 – S3 Cztery najbardziej znaczące bity adresu i jednocześnie (multipleksowane) cztery linie statusowe, informujące o używanym w danej operacji rejestrze segmentowym oaraz o stanie bitu IE (Interrupt Enable) maskującego przerwania: S3 S4 0 1 0 1 0 0 1 1 S5 IE IE IE IE S6 Rejestr segmentowy 0 0 0 0 ES SS CS DS ~BHE/S7 Bus High Enable — sygnał używany przez procesor w operacjach bajtowych. Niezależnie od tego, czy przedmiotem operacaji są pojedyncze bajty czy też dwubajtowe słowa, wykorzystaywana jest Rozdział 2. ♦ Architektury komputerów PC 61 ta sama 16-bitowa magistrala danych. Skutkiem tego, zaleażnie od parzystości lub nieparzystości adresu obiektu w przaestrzeni adresowej, żądany bajt zajmie na magistrali jedną z adwóch możliwych pozycji. Biorąc pod uwagę stan bitu A0 (informaującego o parzystości adresu), otrzymujemy następujące kombinacje: S7 A0 Znaczenie 0 0 1 1 0 1 0 1 ~RD READY INTR ~TEST NMI RESET Przekazywane jest słowo 16-bitowe Bajt leży na liniach D15 – D8 (lokalizacja nieparzysta) Bajt leży na liniach D7 – D0 (lokalizacja parzysta) Stan zabroniony — kombinacja wykluczona Read — aktywny stan tego wyjścia (odpowiadający poziomowia zera logicznego) informuje o żądaniu odczytu danych (za pamięci lub przestrzeni wejścia-wyjścia) przez procesor. Wejście wprowadzające procesor w stan oczekiwania. W stanie tym generowane są tzw. cykle oczekiwania (Wait State), a procesor czeka na zgłoszenie gotowości urządzenia wejścia-wyjaścia lub pamięci. Dotyczy to obydwu kierunków wymiany danycah, tzn. procesor może czekać zarówno na wystawienie danaych na magistralę, jak i na ich zdjęcie. W rzeczywistości aprocesor otrzymuje tzw. synchronizowany sygnał READY, który niezależnie od asynchronicznego źródła przypada zawsze na zboczua impulsu taktującego CLK. Interrupt — wejście zbierające zgłoszenia przerwań pochodzącycha od sprzętu. W rzeczywistości jest to „punkt wejścia” koantrolera przerwań. Stan tego wejścia badany jest za pomocą instrukcji YCKV. W stanie wysokim procesor wprowadzany jest w swego rodzaju „abieg jałowy” i utrzymywany w nim tak długo, jak długo syagnał na tej końcówce utrzymuje się na wysokim poziomie logicaznym. Nonmaskable Interrupt — wejście przerwań niemaskowalnych. W chwili zgłoszenia takiego przerwania procesor kończay rozpoczęty rozkaz i zapamiętawszy swój stan, przechaodzi do wykonania procedury obsługi przerwania INT 2. Wejście wymuszające inicjalizację procesora (powrót do stanu wyjściowego), oznaczającą załadowanie rejestrów wewnaętrznych procesora ściśle określonymi wartościami oraz podjęcie wykonywania programu od adresu F000h:FFF0h. W celu wywołania procedury inicjalizacji sygnał RESET muasi utrzymać się w wysokim stanie logicznym przez, co naajmniej, 4 cykle zegara taktującego CPU (ma to na celu uodporniaenie wejścia na zakłócenia). 62 Anatomia PC. Kompendium CLK Sygnał taktujący dla procesora. ~S0, ~S1, ~S2 Sygnały sterujące dla kontrolera magistrali 8288 (tylko w trybie maksymalnym). Możliwe są następujące kombinacje: S2 S1 S0 Znaczenie 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 INTA, sygnał przyjęcia zgłoszenia przerwania (IRQ — Interrupt Request) Procesor czyta z przestrzeni wejścia-wyjścia Procesor pisze do przestrzeni wejścia-wyjścia HALT, procesor w stanie oczekiwania Trwa uzupełnianie podręcznej kolejki rozkazów Procesor czyta z pamięci Procesor pisze do pamięci Stan pasywny Regulują dostęp do szyny lokalnej, którą połączone są aukłady bezpośredniego dostępu do pamięci (DMA), procesor i koprocesor. QS0 – QS1 Podają stan podręcznej kolejki rozkazów (Prefetch Queue). MN/~MX Przełącznik trybu pracy MIN/MAX (1 = tryb minimalny, 0 = tryb maksymalny). Vcc GND Wejście napięcia zasilającego (+5 V). Masa. Modele PC/XT używają procesora 8086 wyłącznie w trybie maksymalnym, tzn. wspo- maganego kontrolerem magistrali 8288. Znaczenie sygnałów trybu minimalnego nie będzie więc omawiane. Procesor 8088 Procesor 8088 był oszczędnościową wersją układu 8086. Nie chodziło tu bynajmniej o oszczędności przy produkcji samego procesora, lecz o cenę 8-bitowych układów pery- feryjnych z nim współpracujących. W zakresie zestawu rozkazów i trybów adresowania oba układy są w pełni zgodne. Oba przetwarzają dane 16-bitowe, a różnica tkwi w szerokości magistrali danych wyprowa- dzanej na zewnątrz układu. Procesor 8088 wyprowadza jedynie osiem bitów, chociaż operuje na szesnastu. Każda operacja dostępu do dwubajtowego słowa wykonywana jest w dwóch etapach. Przykładowe polecenie przesłania 16-bitowego słowa z pamięci do akumulatora AX rozpisywane jest przez sprzęt w niewidoczny dla oprogramowania sposób na dwie elementarne operacje jednobajtowe. Dokonywane są one na rejestrach AH i AL i to niezależnie od tego, czy dotyczą one parzystego czya nieparzystego adresu w pamięci. Rozdział 2. ♦ Architektury komputerów PC 63 Następną różnicę w stosunku do procesora 8086 stanowi zredukowana do 4 bajtów dłu- gość kolejki rozkazów. Kolejka ta jest uzupełniana jednocześnie z wykonywaniem roz- kazu (jeśli aktualnie wykonywany rozkaz nie wymaga dostępu do magistrali) już przy ubytku jednego bajta (dla porównania, w 8086 począwszy od dwóch bajtów). Czas dostępu do bajtu pamięci wynosi cztery cykle zegarowe. Może się więc zdarzyć, że kolejka wypeł- niona rozkazami nie wymagającymi argumentów pobieraanych z pamięci (na przykład ENE, TQT, UVK) wyczerpie się szybciej niż nastąpi jej uzupełnienie. Stanowi to dodatkowe ograni- czenie w pracy procesora. Dostęp do pamięci i przestrzeni wejścia-wyjścia Procesory serii 80x86 mogą adresować dwa nakładające się na siebie obszary. Oba z nich adresowane są poprzez tę samą systemową magistralę adresową, a wymiana danych między nimi a procesorem przebiega tą samą magistralą danycah. Pierwszy z omawianych obszarów stanowi pamięć operacyjną. Można się do niego odwo- ływać, używając przykładowo rozkazu OQXZ[ (gdzie Z i [ mogą określać adres w pamięci lub jeden z rejestrów procesora). Drugi obszar określany jest mianem przestrzeni wej- ścia-wyjścia (I/O, Input/Output). Można się zwracać do niego za pomocą rozkazów KP CRQTV i QWVRQTVC. RQTV symbolizuje lokalizację w przestrzeni adresowej wejścia-wyjścia, zaś C jest akumulatorem, czyli jednym z rejestrów procesora. Rozkazy z grupy OQX dopusz- czają użycie jako argumentu w zasadzie dowolnego rejestru procesora (z niewielkimi wyjątkami, na przykład niedozwolone są przesłania pomiędzy rejestrami segmentowymi). W przeciwieństwie do nich, rozkazy KP i QWV akceptują wyłącznie akumulator — AX dla portów 16-bitowych lub AL dla portów 8-bitowych. O tym, który z tych dwóch obszarów zostanie wybrany i jaki będzie kierunek przekazywania informacji (do czy od CPU), decydują sygnały systemowej magistrali sterującej: IOWC — zapis do przestrzeni wejścia-wyjścia, IORC — odczyt z przestrzeni wejścia-wyjścia, MRDC — odczyt z pamięci, MWDC — zapis do pamięci. 20 linii adresowych procesora 8086 umożliwia dostęp do przestrzeni adresowej o wiel- kości 1 MB. Zastosowany w 8086 mechanizm adresowania wykorzystuje tzw. segmentację. 20-bitowy adres fizyczny składa się z 16-bitowego adresu segmentu (Segment Address) zapisanego w jednym z rejestrów segmentowych procesora (CS, DS, ES lub SS) i 16-bito- wego przemieszczenia wewnątrz segmentu (Offset Address) zapisanego w jednym z pozo- stałych rejestrów . 1 Bezpośrednią konsekwencją przyjętego sposobu adresowania jest logiczny podział pa- mięci na segmenty o wielkości do 65 536 bajtów, natomiast najistotniejszą konsekwencją pośrednią — możliwość relokacji kodu z dokładnością do 16 bajtów (minimalna różnica 1 Nie wszystkie rejestry procesora 8086 mogą być użyte do adzresowania pamięci. Nie da się w tym celu wykorzystać rejestrów AX, CX i DX. 64 Anatomia PC. Kompendium pomiędzy początkami dwóch różnych segmentów). Sposób tworzenia adresu fizycz- nego na podstawie zapisanego w odpowiednich rejestrach adresu logicznego (w postaci segment:offset) przedstawia rysunek 2.2. Rysunek 2.2. Sposób tworzenia adresu fizycznego Procesor 8086 może zaadresować 65 536 portów jednobajtowych lub 32 768 portów dwubajtowych (albo ich kombinację nie przekraczającą łącznie rozmiarów segmentu, tj. 64 kB). Układy dekoderów adresowych płyty głównej ograniczają jednak ten obszar do 1 024 bajtów, tj. adresów 000h – 3FFh, przy zachowaniu możliwości koegzystencji portów 8- i 16-bitowych. Porty przestrzeni adresowej wejścia-wyjścia stanowią swego rodzaju bramy, przez które procesor widzi rejestry wewnętrzne różnych urządzeń. Urządzenia te są na ogół wyspe- cjalizowanymi sterownikami zawierającymi mniej lub bardziej rozbudowaną listę pole- ceń przyjmowanych przez jeden z portów. Stan, w jakim znajduje się dany sterownik, obrazowany jest zwykle poprzez zawartość tzw. rejestru statusowego (dostępnego też przez jeden z portów). Również sam transport danych do i z urządzenia może odbywać się poprzez porty, ale mechanizm ten nie jest zbyt waydajny. Procesor uzyskuje dzięki temu możliwość programowania różnych układów peryferyjnych za pomocą instrukcji QWV. Jest również możliwe sprawdzanie stanu urządzenia przez pobranie zawartości jego rejestru statusowego instruakcją KP. Kontroler 8288 Układ scalony 8288 spełnia rolę pośrednika między samym procesorem a systemową magistralą sterującą. Stanowi on w gruncie rzeczy dekoder sygnałów S0 – S2 procesora 8086. Na tej podstawie generowane są sygnały sterujące magistrali, tj. IOWC, IORC, MWTC, MRDC i INTA oraz statusu procesora. 8288 steruje ponadto pracą rejestrów 2 (Latch) buforów magistrali adresowej i danych. Stosowanie tego rodzaju zatrzaskowych rejestrów jest niezbędne, bowiem dane i adresy muszą być utrzymywane na szynach tak długo, jak długo jest to potrzebne dla prawidłowego zakończenia operacji transmisji. W przeciwnym razie mogłoby się bowiem zdarzyć, że wystawione na szynę słowo znik- nęłoby z niej, zanim procesor zdążyłby je przejąć. 2 Są to rejestry przechowujące załadowaną do nich wartość doz chwili załadowania następnej. Rozdział 2. ♦ Architektury komputerów PC 65 Dalej opisano poszczególne wyprowadzenia omawianego kontrolera (rysunek 2.3). W czasach, gdy komputer PC/XT składał się z ogromnej liczby pojedynczych kostek, układy takie montowane były oddzielnie. Współczesne chipsety mają oczywiście zinte- growane kontrolery magistral. Rysunek 2.3. Rozkład wyprowadzeń układu 8288 MB CLK ~S1 DT/~R ALE ~AE ~MRDC ~AMWC ~MWTS 1 2 3 4 5 6 7 8 9 GND 10 8288 20 Vcc 19 ~S0 18 ~S2 17 MCE 16 DEN 15 CEN 14 ~INTA 13 ~IORC 12 ~AIOWC 11 ~IOWC ~S0 – ~S2 Połączone są z wyjściami ~S0 – ~S2 procesora. CLK MB ~MWTC ~MRDC ~IOWC ~IORC DEN ALE DT/~R ~INTA ~AEN Wejście doprowadzające sygnał zegara systemowego z układu 8284. Wejście sterujące trybem pracy magistral. Stan 1 (tryb MULTIBUS) odpowiada powszechnie stosowanemu protokołowi firmy Intel, 0 wymusza maksymalną prędkość pracy magistral. Memory Write — niski poziom logiczny na tym wyjściu ustala kierunek przesyłania danych na „CPU → pamięć”. Memory Read — niski poziom logiczny na tym wyjściu ustala kierunek przesyłania danych na „pamięć → CPU”. Input/Output Write — niski poziom logiczny na tym wyjściu ustala kierunek przesyłania danych na „CPU → I/O”. Input/Output Read — niski poziom logiczny na tym wyjściu ustala kierunek przesyłania danych na „I/O → CPU”. Data Enable — niski poziom logiczny na tym wyjściu jest sygnałem dla rejestru zatrzaskowego buforu magistrali adanych, powodującym zamrożenie w nim jej aktualnego stanu. Address Latch Enable — zamraża stan magistrali adresowej. Data Transmit/Receive — informuje o aktualnym ogólnym kierunku pracy szyny; 1 — procesor pisze, 0 — procesora czyta. Sygnał potwierdzenia przyjęcia przerwania sprzętowego przez procesor. Address Enable — podanie na to wejście stanu niskiego powoduje uaktywnienie wyjść układu 8288 sterujących magistralami. 66 CEN Anatomia PC. Kompendium Command Enable — podanie na to wejście stanu niskiego ustawia wszystkie wyjścia sterujące magistralami oraaz wyjścia DEN i ~PDEN w stanie nieaktywnym. MCE/~PDEN Master Cascade/Peripherial Data Enable — w zależności od stanu wejścia MB wyjście to służy do obsługi prioryatetu przerwań lub komunikacji z urządzeniami wejścia-wyjściaa. W komputerach PC XT wyjście to nie jest wykorzystywanae. Advanced Memory Write — wystawienie sygnału na tym wyjściu uprzedza układy pamięci o mającej nastąpić operacjia zapisu. Advanced I/O Write Command — wystawienie sygnału na tym wyjściu uprzedza układy wejścia-wyjścia o mającej nasatąpić operacji zapisu. Wejście napięcia zasilającego (+5 V). Masa zasilania. ~AMWC ~AIOWC Vcc GND Pozostałe elementy architektury XT Centralnym punktem tego komputera był oczywiście procesor 8086 lub 8088. Płyta główna XT była przystosowana do instalacji koprocesora arytmetycznego 8087. W nie- których późniejszych modelach PC/XT stosowane były procesory V20 i V30 firmy NEC, będące rozbudowanymi wersjami 8088 i 8086. Główny zegar taktujący (4,77 MHz) wykorzystywał sygnał 14,3181 MHz generowany w układzie 8284 (po podziale przez 3). Nowsze modele XT odbiegały od tego rozwią- zania i korzystały z bezpośredniego generatora o częstotliwości sięgającej 12 MHz. Wszystkie pozostałe elementy płyty głównej XT kontaktują się z procesorem poprzez magistrale przedstawione na rysunku 2.4:  Magistralę lokalną, obejmującą 16-bitową szynę danych i 20-bitową szynę adresową procesora 8086.  Magistralę systemową, sprzężoną z magistralą lokalną poprzez rejestry zatarzaskowe sterowane sygnałem ALE. Wszystkie 20 bitów adresu oraz 8 abitów systemowej magistrali danych wyprowadzone są do gniazd rozszerazających. Magistrala systemowa dostarcza też zestawy sygnałów sterującycah, takich jak ~IOR, ~IOW, ~MEMR, ~MEMW, IRQn, DRQn, ~DACKn itd.  Magistralę X, komunikującą się z pamięcią ROM zawierającą systemoawy BIOS (ale nie z rozszerzeniami BIOS na kartach) oraz z portamai układów na płycie głównej.  Magistralę pamięciową, która łączy szyny systemowe z obwodami pamięci dynamicznej poprzez układy adresowania wierszy i koalumn pamięci.  Magistralę zewnętrzną, która stanowi wyprowadzenie 20-bitowej systemowej szyny adresowej, 8-bitowej szyny danych i większości asygnałów systemowej szyny sterującej. Rozdział 2. ♦ Architektury komputerów PC 67 Rysunek 2.4. Schemat blokowy komputera XT Powyższe magistrale łączą procesor z następującymi aelementami:   RAM — dynamiczną pamięcią operacyjną; ROM — pamięcią stałą zawierającą procedury inicjalizujaące (wykonywane w momencie włączenia komputera) oraz BIOS (Basic Input/Output System), stanowiący zestaw podstawowych procedur obsługi urzaądzeń wejścia i wyjścia;  8259A — 8-kanałowym kontrolerem przerwań sprzętowych 3 o następującym przyporządkowaniu: Linia IRQ Wektor Urządzenie 0 1 2 3 4 5 6 7 08h 09h 0Ah 0Bh 0Ch 0Dh 0Eh 0Fh Zegar systemowy (kanał 0 generatora 8253) Klawiatura Zarezerwowane COM2 COM1 Kontroler dysku twardego Kontroler napędu dysków elastycznych LPT1 Wektor oznacza numer indeksu wskazującego adres procedury obsługiz danego przerwania umieszczony w tzw. tablicy wektorów przerwań. Tablica ta znajduje się w pamięci w obszarze 00000h – 0z03FFh i zawiera czterobajtowe pozycje reprezentujące kolejne adresy. 3 Do grupy przerwań sprzętowych należy również przerwanie niemaskowalne (NMI), chociaż nie jest ono obsługiwane przez żaden z kontrozlerów 8259A. 68 Anatomia PC. Kompendium  8253 — programowanym układem czasowym zawierającym trzay niezależne liczniki o następującym przyporządkowaniu: Licznik Przeznaczenie 0 1 2 Implementacja zegara systemowego poprzez okresowe wywoływanie IRQ0 Odświeżanie pamięci Obsługa głośnika  8237A — kontrolerem DMA (Direct Memory Access), który implementuje wirtualny kanał łączący układy wejścia-wyjścia z pamiaęcią i pracuje bez udziału procesora. Układ dysponuje czterema kanałami: Kanał Przeznaczenie 0 1 2 3 Układ odświeżania pamięci Łącze synchroniczne SDLC (Synchronous Data Link Control — standard łącza synchronicznego firmy IBM) Kontroler napędu dysków elastycznych Kontroler dysku twardego  8255 — programowanym interfejsem PPI (Programmable Peripheral Interface), obsługującym następujące urządzenia:  klawiaturę,  przełączniki pamięci konfiguracji (Configuration Switches),  włączanie i wyłączanie głośnika,  sterowanie napędem pamięci kasetowej. Większość elementów architektury XT zlokalizowanych jest na płycie głównej, a niektóre umieszczone są na kartach rozszerzeń (sterowniki dysków, łączy szeregowych i równole- głych). Wszystkie układy mają ściśle określone obszary adresowe w przestrzeni wej- ścia-wyjścia, w której widoczne są ich rejestry sterujące. Zestawienie tych adresów podano w tabeli 2.1. Magistrala ISA 8-bitowa Zewnętrzna magistrala architektury PC/XT jest ośmiobitowa. Komputery tej klasy wy- posażane były w umieszczone na płycie głównej 62-końcówkowe gniazda rozszerzające (Expansion Slots) (rysunek 2.5). Liczba tych gniazd nie była jednoznacznie określona i zależała od modelu płyty. W gniazdach tych można było umieszczać karty 8-bitowe (tzw. krótkie), charakteryzujące się pojedynczym złącazem grzebieniowym. Rozdział 2. ♦ Architektury komputerów PC 69 Tabela 2.1. Podział przestrzeni adresowej I/O w komputerze PC/XT Zakres Przyporządkowanie Zakres Przyporządkowanie 000h – 00Fh Kontroler DMA 8237A 2F8h – 2FFh Łącze szeregowe COM2 020h – 021h Kontroler przerwań 8259A 300h – 31Fh Karta prototypowa 040h – 043h Programowalny układ czasowy 8253 320h – 32Fh Sterownik dysku twardego 060h – 063h Interfejs programowalny 8255 378h – 37Fh Łącze równoległe LPT1 080h – 083h Rejestry stron DMA 380h – 38Fh Łącze synchroniczne SDLC 0A0h – 0AFh Rejestr maskujący NMI 3A0h – 3AFh Zarezerwowane 0C0h – 0CFh Zarezerwowane 3B0 – 3DFh Karta graficzna VGA 0E0h – 0EFh Zarezerwowane 3B0h – 3BFh Karta monochromatyczna i LPT1 100h – 1FFh Wolne 3C0h – 3CFh Karta graficzna EGA 200h – 20Fh Karta gier 3D0h – 3DFh Kolorowa karta graficzna (EGA, CGA) 210h – 217h Zarezerwowane 3E0h – 3E7h Zarezerwowany 220h – 24Fh Zarezerwowane 3F0h – 3F7h Sterownik napędu dysków elastycznych 278h – 27Fh Łącze równoległe LPT2 3F8h – 3FFh Łącze szeregowe COM1 2F0h – 2F7h Zarezerwowane Rysunek 2.5. Gniazdo 8-bitowej magistrali zewnętrznej 70 Anatomia PC. Kompendium Teoretycznie jest całkowicie obojętne, w którym z gniazd umieszczona została dana karta, bowiem wszystkie wyprowadzenia połączone były równolegle (wyjątek stanowiło złą- cze J8 w starszych modelach XT). Niektóre karty umieszczone zbyt blisko siebie mogły wzajemnie zakłócać swoją pracę. Uwaga ta nie straciła aktualności do dnia dzisiejszego, chociaż odnosi się obecnie raczej do magistrali PCI. Krótki opis sygnałów 8-bitowej magistrali ISA przedstawaia poniższe zestawienie: ±5 V, ±12 V Komplet napięć zasilających, z których mogą korzystać karty rozszerzeń. GND OSC IRQ2 – IRQ7 Masa zasilania. Sygnał zegara systemowego 14,318180 MHz; ten sam sygnał, po podzieleniu częstotliwości przez 3, otrzymuje proceasor. Interrupt Request — linie zgłoszeń przerwań sprzętowych. Kanały 0 (zegar systemowy) i 1 (klawiatura) obsługują urządzenia zainstalowane na płycie głównej, tak więac nie zostały wyprowadzone. DRQ1 – DRQ3 DMA Request — linie zgłoszeń żądania przydziału kanału 1, 2 lub 3 DMA. Kanał 0 DMA jest już zajęty (obsługuje odświeżanie pamięci), nie został więc wyprowadzony. ~DACK1 – – ~DACK3 DMA Acknowledge — odpowiadające liniom DRQn linie potwierdzenia przyjęcia żądania obsługi kanałem DMA. ~DACK0 ~IOR ~IOW ~MEMR ~MEMW Sygnał, który może być wykorzystany przez karty posiadające własną pamięć dynamiczną do jej odświeżania. Pojawia asię on równolegle z odbywającymi się z udziałem kanału 0 DaMA cyklami odświeżania pamięci na płycie głównej. I/O Read — sygnał ten przyjmuje poziom niski (aktywny) w chwili wystawienia przez procesor lub kontroler DMA żądania dostępu do przestrzeni adresowej wejścia-wyajścia w celu odczytu. I/O Write — sygnał ten przyjmuje poziom niski (aktywny) w chwili wystawienia przez procesor lub kontroler DMA żądania dostępu do przestrzeni adresowej wejścia-wyajścia w celu zapisu. Memory Read — sygnał ten przyjmuje poziom niski (aktywny) w chwili wystawienia przez procesor lub kontroler DMA żaądania dostępu do przestrzeni adresowej pamięci w celu odcazytu. Memory Write — sygnał ten przyjmuje poziom niski (aktywny) w chwili wystawienia przez procesor lub kontroler DMA żaądania dostępu do przestrzeni adresowej pamięci w celu zapaisu. RESET Przekazuje kartom rozszerzeń sygnał generowany na płycie po naciśnięciu przycisku RESET. Rozdział 2. ♦ Architektury komputerów PC 71 A0 – A19 20-bitowa magistrala adresowa komputera. Stan linii A0 – A19 odzwierciedla stan wyprowadzeń A0 – A19 procesora 8086/8088 lub jest wytwarzany przez układ kontrolera DMA. D7 – D0 Dwukierunkowa, ośmiobitowa magistrala danych. ALE I/O CHRDY ~I/O CHK AEN T/C Address Latch Enable — sygnał wytwarzany przez kontroler magistrali 8288; informuje o ustabilizowaniu adresu na magistrali adresowej, co jest jednocześnie poleceniem dla układóaw kart rozszerzeń, że należy podjąć dekodowanie adresu i próabę „dopasowania go” do własnej przestrzeni adresowej. I/O Channel Ready — poziom sygnału na tej linii sprawdzany jest przez procesor lub kontroler DMA w każdym cyklu dostępu do urządzeń wejścia-wyjścia. Powolne układy peryferyjnea mogą w ten sposób sygnalizować konieczność wprowadzeniaa przez urządzenie żądające dostępu (tj. procesor lub koantroler DMA) tzw. cykli oczekiwania, czyli dodatkowych, „pustycha” cykli zegarowych (Wait States) w oczekiwaniu na dane. Poziom logicznej 1 oznacza gotowość urządzenia, logiczane 0 wymusza oczekiwanie. I/O Channel Check — układy zamontowane na kartach rozszerzeń mogą tą drogą zgłaszać płycie głównej swoje niedomaagania wykluczające je z dalszej pracy. Sygnał aktywny (tj. zearo logiczne) powoduje wygenerowanie przerwania 2 (INT 2), a więc uruchomienie takiej samej akcji, jak w przypadku błaędu parzystości pamięci na płycie (wyświetlenie odpowiedniaego komunikatu i zatrzymanie systemu). Wysoki poziom logiczny na tej linii oznacza, że kontroler DMA przejął kontrolę nad magistralami systemowymi (końcówkai procesora znajdują się w stanie wysokiej impedancjia). Terminal Count — sygnał generowany przez kontroler DMA. Wskazuje na zakończenie cyklu dostępu DMA (wykonanie zaprogramowanej liczby transmisji). Karty rozszerzeń są niezmiernie ważnym elementem architektury komputera. Zapewniają one w zasadzie nieograniczoną elastyczność w projektowaniu urządzeń peryferyjnych, które z punktu widzenia oprogramowania będą się zachowywały tak, jak gdyby znaj- dowały się na płycie głównej. Model AT Na płycie głównej komputerów AT można było znaleźć oprócz procesora już tylko kilka układów scalonych wysokiej skali integracji. Nie oznaczało to bynajmniej, że nastąpiły jakieś gruntowne zmiany w stosunku do architektury pierwowzoru, w którym można 72 Anatomia PC. Kompendium było jednoznacznie zlokalizować wszystkie charakterystyczne układy scalone. Podwyż- szenie skali integracji było zabiegiem technologicznym i nie naruszało w żaden sposób pełnej zgodności funkcjonalnej elementów systemu. W modelu AT wprowadzono oczywiście pewne unowocześnienia — inaczej nie można by przecież mówić o nowym modelu. Oto ogólna sylwetka architektury AT, określanej też mianem ISA (Industry Standard Architecture):  Procesor otrzymuje sygnał taktujący z układu 82284, będaącego następcą 8284 (stosowanego z procesorami 8086/8088). Procesory 80286 w pierwsazych modelach AT taktowane były sygnałem 6 MHz. Później na ryanku znalazły się układy scalone 80286 produkcji firmy Harris, dające się taktować zegarem 25 MHz. Do wyższej częstotliwości zegarowej musiały zostać przaystosowane również inne elementy architektury, a nie tylko sam procesor.  24-bitowa magistrala adresowa komputera AT pokrywa przaestrzeń adresową do 16 MB, co jednak wymaga oprogramowania wykorzystującego tzw. chroniony tryb pracy procesora (Protected Mode). W zgodnym z 8086/8088 trybie rzeczywistym (Real Mode) wykorzystanych jest tylko 20 linii adresowych.  Do współpracy z układem 80286 przewidziano koprocesor aarytmetyczny 80287, dla którego zamontowano dodatkową podstawkę na płycaie głównej.  W modelu AT możemy wyróżnić następujące magistrale:  Magistralę lokalną (24 linie adresowe i 16 linii danych) połączoną bezpośredanio z procesorem.  Poprzez zastosowanie rejestrów zatrzaskowych uzyskuaje się ustabilizowaną magistralę systemową. Stanowi ona kopię części magistrali lokalnej (kompletna szyna danych plus linie adresowe A0 – A19).  Magistrala X obsługuje komunikację z ROM-BIOS oraz z portami układów umieszczonych na płycie głównej (ale nie z rozszerzeniami BIOS na kartach).  Linie magistrali systemowej z obwodami pamięci dynamiacznej (poprzez układy adresowania wierszy i kolumn pamięci) łączy magistrala pamięciowa.  Magistrala L wyprowadza linie A17 – A23 magistrali lokalnej do gniazda rozszerzających (tj. magistrali zewnętrznej).  Magistrala zewnętrzna, która stanowi wyprowadzenie 24-bitowej systemowej szyny adresowej, 16-bitowej szyny danych i większości sygnałów systemowej szyny sterującej. Jedynymi układami mogącymi przejąć pełną kontrolę nad magistralami systemowymi (tzn. inicjować transmisję i decydować o jej kierunku) są procesor i kontroler DMA. Przywileju tego nie ma żaden inny procesor zamontowany na karcie rozszerzeń. Magi- strala zewnętrzna wyprowadza co prawda sygnał ~MASTER, ale procedura przejęcia sterowania rozpoczyna się od wymiany sygnałów uzgodnienia z kontrolerem DMA, który to dopiero odłącza procesor systemowy od magiastral. Rozdział 2. ♦ Architektury komputerów PC 73  Dla zwiększenia liczby kanałów IRQ (linii przyjmujących zagłoszenia przerwań sprzętowych) wprowadzony został drugi układ 8259A (Slave). Jest on podłączony do jednego z wejść układu głównego (Master). Komputer AT dysponuje dzięki temu 15 kanałami IRQ o następującym przyporządkowaniu: Linia IRQ Wektor Urządzenie 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 08h 09h 0Ah 0Bh 0Ch 0Dh 0Eh 0Fh 70h 71h 72h 73h 74h 75h 76h 77h Zegar systemowy Klawiatura Wyjście kaskadowe do układu Slave COM2 COM1 LPT2 Kontroler napędu dysków elastycznych LPT1 Zegar czasu rzeczywistego Wywołuje przerwanie IRQ2 Zarezerwowane Zarezerwowane Zarezerwowane Koprocesor arytmetyczny Kontroler dysku twardego Zarezerwowane Wektor oznacza numer indeksu wskazującego adres procedury obsługiz danego przerwania umieszczony w tzw. tablicy wektorów przerwań. Tablica ta znajduje się w pamięci w obszarze 00000h – 003FFh i zawiera czterobajtowe pozycje reprezezntujące kolejne adresy. Do grupy przerwań sprzętowych należy też przerwanie naiemaskowalne (NMI), które nie jest jednak obsługiwane przez żaden z konatrolerów 8259A.  System DMA także otrzymał dodatkowe wsparcie w postacai drugiego układu scalonego 8237A zainstalowanego dla potrzeb transmisji 16-abitowych. Kanały DMA zostały przydzielone w następujący sposób: Kanał Szerokość w bitach Przeznaczenie 0 1 2 3 4 5 6 7 8 8 8 8 – 16 16 16 Zarezerwowany Układ transmisji synchronicznej SDLC Kontroler napędu dysków elastycznych Zarezerwowany Kaskada Zarezerwowany Zarezerwowany Zarezerwowany 74 Anatomia PC. Kompendium  Programowalny układ czasowy 8253 został zastąpiony unoawocześnionym modelem 8254, którego trzy niezależne kanały obsługują następujące urządzenia: Kanał Przeznaczenie 0 1 2 Generacja sygnału IRQ0 (zegar systemowy) Odświeżanie pamięci Obsługa głośnika  Zrezygnowano z usług większości mikroprzełączników (DIaP) dla ustalania parametrów konfiguracyjnych systemu. Ich miejsce zajęała podtrzymywana bateryjnie pamięć CMOS (układ scalony MC146818). Przy okazji tyach zmian wprowadzony został zegar czasu rzeczywistego, pracuający również przy wyłączonym komputerze (podtrzymywanie bateryjne). W moadelu XT zegar pracował tylko od włączenia do wyłączenia komputeraa.  Magistrala zewnętrzna otrzymała dostęp do wszystkicha 16 bitów systemowej szyny danych oraz wzbogacona została o kilka nowych asygnałów sterujących. Do wszystkich układów scalonych stanowiących składowe systemu można się odwo- ływać przez porty umieszczone w przestrzeni adresowaej wejścia-wyjścia (tabela 2.2). Tabela 2.2. Podział przestrzeni adresowej wejścia-wyjścia w komputerze PC/AT Zakres Przyporządkowanie Zakres Przyporządkowanie 000h – 00Fh Kontroler DMA 8237A, Master 278h – 27Fh Łącze równoległe (LPT2) 020h – 021h Kontroler przerwań 8259A, 2C0h – 2DFh Druga karta EGA Master 040h – 043h Programowalny układ czasowy 8254 2F8h – 2FFh Łącze szeregowe COM2 060h – 063h Kontroler klawiatury 8042 300h – 31Fh Karta prototypowa 070h – 071h Zegar czasu rzeczywistego 320h – 32Fh Wolne 080h – 083h Rejestry stron DMA 370h – 377h Drugi kontroler FDD 0A0h – 0AFh Kontroler przerwań 8259A, 378h – 37Fh Łącze równoległe LPT1 Slave 0C0h – 0CFh Kontroler DMA 8237A, Slave 380h – 38Fh Łącze synchroniczne SDLC 0E0h – 0EFh Zarezerwowane 3A0h – 3AFh Zarezerwowane 0F0h – 0FFh Koprocesor 80287 3B0h – 3DFh Karta graficzna VGA 100h – 1EFh Wolne 3B0h – 3BFh Karta monochromatyczna i LPT1 170 – 177h Drugi kontroler HDD AT-BUS 3C0h – 3CFh Karta graficzna EGA 1F0h – 1F7h Kontroler HDD AT-BUS 3D0h – 3DFh Kolorowa karta graficzna (CGA, EGA) 200h – 20Fh Karta gier 3E0h – 3E7h Zarezerwowany 210h – 217h Zarezerwowane 3F0h – 3F7h Sterownik dysków elastycznych 220h – 267h Wolne 3F8h – 3FFh COM1 Rozdział 2. ♦ Architektury komputerów PC 75 Procesor 80286 Pod względem budowy wewnętrznej procesor 80286 nie różni się w istotny sposób od swego poprzednika. Nowością jest jedynie wprowadzenie tzw. chronionego trybu pracy (Protected Mode). Jego
Pobierz darmowy fragment (pdf)

Gdzie kupić całą publikację:

Anatomia PC. Kompendium
Autor:

Opinie na temat publikacji:


Inne popularne pozycje z tej kategorii:


Czytaj również:


Prowadzisz stronę lub blog? Wstaw link do fragmentu tej książki i współpracuj z Cyfroteką: